VERIFIKASI DAN VALIDASI MODEL

1.      Pengertian

Verifkasi adalah proses pemeriksaan apakah logika operasional model sesuai dengan logika diagram alur atau pemeriksaan apakah program komputer simulasi berjalan sesuai dengan yang diinginkan, ndengan pemeriksaan komputer. (Hoover dan Perry,1989)

Validasi adalah penentuan apakah model konseptual simpulasi adalah representasi akurat dari sistem nyata yang sedang dimodelkan (Law dan Kelton,1991)

2.      Aturan Verifikasi dan Validasi dalam Simulasi
Hal yang harus diperhatikan dalam verfikasi dan validasi

Model	Verifikasi	Validasi
Konseptual		Apakah model mengandung semua elemn,kejadian dan relasi yang sesuai
		Apakah model dapat menjawab pertanyaan pemodelan?
Logika	Apakah kejadian – kejadian direpresentasikan dengan benar	Apakah mode memuat kejadian yang ada pada model konseptual
	Apakah rumus matematika dan relasi benar
	Apakah ukuran statistik dirumuskan dengan benar	Apakah model memuat semua relasi yang ada dalam konseptual
	Apakah kode komputer memuat aspek mode logika	Apakah mode komputer merupakan representasi valid dari sistem nyata
Komputer atau simulasi	Apakah statistik dan rumus dihitung dengan benar	Dapatkah model komputer menduplikasi kinerja sistem nyata
	Apakah mode mengandung kesalahan pengkodean	Apakah output model komputer mempunyai kredibilitas dengan ahli sistem dan pembuat keputusan

Petunjuk model dalam menentukan tingkat kedetaian yang diperlukan dalam model simulasi:

-        Hati – hati dalam mendefinisikan

-        Model – model idak valid secara universal

-        Menafaatkan pakar dan analisis sensitivitas untuk membantu menetukan level detil model

3.      Validasi model konseptual

Merupakan proses pembentukan abstraksi relevan sistem nyata terhadap pertanyaan model simulasi yang diharapkan akan dijawab. Tidak ada metode standar untuk validasi model konseptual, kita hanya perlu akan melihat beberapa metode yang berguna untuk validasi

4.      Representasi Kejadian Sistem
Menggunakan graf kejadian dengan pembuatan graf yang sama dengan pengembangan model simulasi. Representasi graf dapat digunakan sebagai jembatan ke model logis (model diagram alur) juga sebagai alat bantu komunikasi antara analisis simulasi, pengambil keputusan dan manager.

5.      Identifikasi Eksplisit yang Harus Ada dalam Model

Dua filosofi yang digunakan untuk menentukan berapa banyak sistem nyata yang harus dimasukkan :

1.      Masukkan semua aspek sistem yang dapat mempengaruhi perilaku sistem dan menyederhanakan model begitu dapat memahami elemen relevan sistem

2.      Mulai dengan model sederhana sisem dan biarkan model berkembang semakin komleks sejalan dengan semakin jelasnya elemen – elemen sistem yang harus dimasukkan dalam model untuk dijawab pertanyaan.

Sistem komputer time – shared :

-        Kejadian :

o   Pemakai berusaha koneksi ke sistem

o   Pemakai terhubung dan sesi mulai

o   Pemakai menyudahi sesi

-        Fasilitas :

o   Komputer serve

o   Port

-        Variabel status :

o   Jumlah port yang sedang digunakan

o   Waktu pemanggilan berikutnya

o   Waktu akhir koneksi port ke-i

o   Mengidikasikan apakah port sibuk atau menganggur

-        Ukuran kinerja

o   Waktu kumulatif pemakai terhubung ke sistem

o   Jumlah total pemakai memanggil sistem

o   Jumlah total panggilan yang terhubung

o   Jumlah total panggilan yang gagal terhubung

o   Utilitas port

-        Variabel keputusan

o   Jumlah port

o   Ekspektasi lama sesi pemakai

-        Aturan operasional

o   Klien mencoba berulang – ulang sampai terhubung

-        Aspek sistem nyata yang tidak dimasukkan :

o   Klien tidak akan mencoba hubungan lagi pada periode waktu tertentu jika menemukan port semua sibuk

o   Kerusakan fasilitas

6.      Verifikasi dan Validasi Model Logis

Pendekatan yang digunakan untuk verifikasi model logis :

1.      Apakah kejadian dalam model diproses dengan benar

2.      Apakah rumus matematika dan relasi dalam model valid

3.      Apakah statistik dan ukuran kinerja diukur dengan benar

Metode umum yang digunakan untuk verifikasi dan validasi pemrosesan kejadian dalam model logis adalah structured walk-through, dimana pengembang model logis harus menjelaskan (walk through) logika detil model ke anggota lain tim pengembang model simulasi.

7.      Verifikasi Model Komputer
Teknik verifikasi program :

1.      Buatlah dan debug program komputer dalam modul-modul atau subprogram-subprogram

2.      Buatlah program komputer secara bersama-sama (lebih dari satu orang)

3.      Menjalankan simulasi dengan berbagai variasi parameter input dan memeriksa apakah outputnya reasonable

4.      Melakukan “trace”. Teknik ini merupakan salah satu teknik yang powerful yang dapat digunakan untuk mendebug program simulasi event diskrit.

5.      Model sebaiknya dapat dijalankan (jika memugkinkan) dengan asumsi sederhana.

6.      Untuk beberapa model simulasi, akan lebih bermanfaat untuk melakukan observasi sebuah animasi dari output simulasi.

7.      Tulislah mean sampel dan varinasi sampel untuk setiap probabilitas distribusi input simulasi, dan bandingkan dengan mean dan variansi yang diinginkan (misalnya secara historis)

8.      Gunakan paket simulasi

Verifikasi model komputer dapat dilakukan dengan :

-   Metode pemrograman terstruktur

-   Penulusan model simulasi

-   Pengujian

-   Pengujian relasi logis

-   Verfikasi dengan model analitis

-   Verifikasi menggunakan grafik

9.      Validasi Model Simulasi

1.      Membangun sebuah model dengan usaha melibatkan informasi semaksimal mungkin

2.      Menguji asumsi – asumsi model secara empiris

3.      Menentukan sebarapa representatif output simulasi

Beberapa metode validasi :

1.      Perbandingan output simulasi dengan sistem nyata

2.      Metode Delphi

3.      Pengujian Turing

4.      Perilaku ekstrim


Sumber : http://ocw.gunadarma.ac.id/course/industrial-technology/informatics-engineering-s1/pemodelan-dan-simulasi/verifikasi-dan-validasi-sistem-pemodelan